2026年10月16日
IBM与西门子正式启动联合研究项目，共同推动nanostack晶体管架构的工程化落地。该架构由IBM于今年年初首次公开，核心在于通过三维垂直堆叠方式突破传统芯片性能提升的瓶颈。
长期以来，芯片性能演进主要依赖两条路径：持续微缩晶体管尺寸，以及在单位面积内提高晶体管密度。当前，前一路径已逼近物理极限，行业重心正加速转向后者。当平面布局空间趋于饱和，向垂直维度拓展成为必然选择。这一趋势亦被业内称为“韬定律”——即当横向缩放难以为继时，性能增长将转向纵向堆叠，但每一层新增结构均会同步推高制造成本。
nanostack架构采用纳米片晶体管，并将其多层垂直堆叠，同时在水平方向实施错位排布。在现有7埃工艺节点下，仅指甲盖大小的芯片面积即可集成近一千亿个晶体管。这种结构不仅大幅提升集成度，还带来材料应用上的新可能：各堆叠层可独立选用适配其功能需求的材料体系，在性能与功耗之间实现差异化优化。
此前，IBM已完成nanostack基础原理验证，现阶段工作重心已转向产业化可行性攻关，尤其聚焦于制造成本控制与工艺稳定性提升。西门子在此过程中提供关键支撑能力，涵盖电子设计自动化软件、多物理场仿真平台、光刻工艺优化方案及先进制程制造管理系统。这些工具覆盖从架构定义到量产落地的完整技术链，是衔接实验室成果与工业级生产的必要桥梁。
合作的核心方法论是构建高保真虚拟原型。在实际流片前，双方将基于nanostack物理结构建立全尺度数字模型，用于系统性评估电气特性、热分布、应力传导等关键指标，并提前识别潜在制造风险。此举大幅降低试错成本，也凸显了此次合作的技术逻辑：选择具备全球领先EDA能力的合作伙伴，而非代工企业，正是为了在设计源头锁定可制造性。
项目规划覆盖nanostack当前版本及其后续迭代，目标直指超越7埃节点的更先进制程。然而，堆叠层数增加虽带来性能增益，却也显著放大制造复杂度。每一层均为独立工艺环节，数十层叠加后，整体良率呈指数级衰减。加之高端封装设备投入巨大、单位产出成本持续攀升，最终能否以消费者可接受的价格实现性能跃升，仍需严谨验证。
正因如此，IBM未急于宣布量产时间表，而是优先与西门子共建模型体系，将成本构成、良率模型与工艺窗口深度耦合，务求在扩大产能前厘清经济性边界。技术可行不等于商业可行，而这一次，双方选择先算清账，再铺产线。
文章来源：IBM携手西门子推进nanostack三维晶体管架构工程化落地https://news.zol.com.cn/1260/12608169.html
